τ 缩放理论深度解读：华为提出的后摩尔路线，究竟在改写什么

一句话判断：τ 缩放最重要的地方，不是把“时间”换成了一个更抓眼球的新口号，而是试图给后摩尔时代重新找一个通用优化账本。它离行业共识还很远，但它提出的问题很对：当几何缩放不再稳定地产生性能、功耗和成本红利，下一代芯片到底该优化什么。

学习目标

读完本文后，你应该能：

• 说清 τ 缩放和摩尔定律、Dennard 缩放之间的差别，不把它误读成“又一个 3D 封装概念”。
• 理解 LogicFolding、Unified Bus、Hi-ONE、3D Folding 四条主线分别解决哪一层瓶颈。
• 区分“论文与官方披露的信息”和“行业已经独立验证的事实”。
• 判断哪些团队现在就该关注这条路线，哪些团队还可以先观望。

先给结论

• τ 缩放不是替代物理规律的新定律，更像一个跨层优化框架：把器件、电路、封装、互连、系统里的延迟都记到同一本账上。
• 这篇论文里最硬的部分，不是宏大叙事，而是 Kirin 2026 在固定器件节点上给出的几项公司口径数据：晶体管密度 155 → 238 MTr/mm²、性能核心能效 +41%、CPU 性能核心频率回到 3.1 GHz、SRAM 工作频率 +40%。
• 这条路线真正的难点不在概念，而在工程：混合键合良率、热设计、测试、EDA、协议生态，一个都绕不过去。
• 如果它成立，行业竞争重心会继续从“谁先拿到更先进节点”转向“谁更会做跨层协同和系统集成”。

这篇文章该怎么读

讨论 τ 缩放时，最好把三件事分开：

很多讨论把这三层混在一起，于是容易出现两个极端：要么把它夸成“华为改写半导体定律”，要么把它贬成“换壳 3D 封装”。这两种读法都太快了。

一、为什么几何缩放越来越不够用

过去六十年，半导体行业有一条默认主线：把晶体管做小，密度提高，性能提升，单位成本下降。这个故事并没有在某一天突然结束，但它的边际回报已经明显变差。

问题主要出在三处：

这也是为什么过去十年你会同时看到几条路线一起升温：Chiplet、2.5D/3D 封装、HBM、近封装光互连、内存语义互连、系统级协同设计。它们不是行业突然一起“爱上复杂”，而是因为传统几何缩放已经没法单独包办全部增益。

从这个背景看，τ 缩放并不是凭空冒出来的。它更像对行业现状的一次重新命名：既然每一层都在想办法缩短等待时间，那不如直接把“时间”作为统一目标。

二、τ 缩放到底在缩什么

论文的核心主张很直接：后摩尔时代，真正该被持续压缩的，不再只是晶体管尺寸，而是跨越器件、电路、芯片、系统的特征时间常数 τ。

可以把它理解成这样：

$$ \tau_{\text{total}} = f(\tau_{\text{device}}, \tau_{\text{circuit}}, \tau_{\text{chip}}, \tau_{\text{fabric}}) $$

这里的意思不是所有时间都能用一条简单公式相加，而是说不同层级的延迟，终于被放进同一套比较框架里。

2.1 它和摩尔、Dennard 的差别

τ 缩放最值得注意的地方，是它把不同层的优化放到了同一把尺子上。

过去你很难直接比较这些决策：

• 多上一层逻辑堆叠，值不值？
• 为了缩短路径，是否值得增加垂直互连和热设计成本？
• 换一种互连协议，收益到底来自带宽、延迟，还是软件栈变浅？

在 τ 缩放的语言里，这些都回到同一个判据：收益端减少的时间，能不能覆盖新增的时间和工程代价。

2.2 它不是新物理，更像新账本

这点很重要。τ 缩放并没有发明新的器件物理，也没有推翻已有架构方法。它真正做的，是把原本分散在各层的优化目标收束到一个统一指标上。

这听起来像概念包装，但它其实有工程价值。因为后摩尔时代最稀缺的，不只是某个单点突破，而是跨团队做决策时的共同语言。

三、四条主线分别在解决什么

论文里最核心的四个名字是 LogicFolding、Unified Bus、Hi-ONE 和 3D Folding。它们不是一个技术的四种说法，而是四条位于不同层次的主线。

3.1 LogicFolding：先从关键路径下手

这条线是论文最具体、也最接近产品验证的一部分。

它的基本想法是：既然平面布局里最贵的是长布线，那就别再默认逻辑只能铺在二维平面上，而是把关键路径相关的数字、模拟和存储电路拆到多个垂直有源层里，用超细间距混合键合把它们重新连成一个连续设计体。

论文披露的保守实现大致是：

• 混合键合间距做到 1.5 μm
• 折叠先用于关键路径，而不是整片芯片全面折叠
• TSV 着陆位置只比顶层金属再往下一层

这几点合起来说明一件事：华为给出的不是“全 3D 逻辑时代已经到了”，而是一个很谨慎的第一步。

这也让 Kirin 2026 的数据更值得看。因为如果在保守折叠条件下已经出现了显著的密度与能效收益，那就说明这条路至少不是纸上谈兵。

3.2 Unified Bus：想减少的不只是跳数，还有协议翻译

今天的大型计算系统里，片上、封装内、板级、机柜级、数据中心级互连基本都不是同一种语言。每跨一层，就可能多一次协议翻译、多一层缓冲、多一段软件和硬件开销。

Unified Bus 的目标，是尽量把这些层之间的语义差异压平，让更多节点以接近统一内存语义的方式互相访问。

这里最容易被误读。它不等于“做一个更快的总线”，也不等于“直接替代 UCIe、CXL、NVLink、以太网”。更准确的理解是：

• 如果系统能共享更一致的地址与内存语义，就能减少很多不必要的协议折返。
• 如果数据流和指令流调度更细粒度，系统级等待时间就有机会明显下降。

官方新闻稿对这一部分的表述相对克制，只说它用于“显著降低系统通信时延”。一些二手报道给出了更激进的数量级数字，但在缺乏公开独立测试前，这些数字最好先当作论文愿景，而不是现成结论。

3.3 Hi-ONE：把光互连从“远处的网络设备”拉近到“封装边上的器件”

高速电互连越来越像一场和损耗、距离、重定时器、功耗对抗的战争。带宽继续上去以后，很多系统的代价不再只是交换芯片本身，而是整条链路为了维持信号质量付出的 PHY、DSP、线缆和散热成本。

Hi-ONE 的思路，是把光引擎往封装附近挪，用近封装光 I/O 缩短铜互连距离，再把更长距离的传输交还给光。

这条线的意义不在于“光一定比电先进”，而在于它重新划分了电与光的边界：

• 电，留在极短距离、高密度、低开销的局部互连里。
• 光，承担更长距离、更高带宽密度的系统级搬运。

这和近几年行业对 CPO、光 I/O、协议无关光 retimer 的关注方向是同一类问题意识。论文把它纳入 τ 框架，等于明确说了一句：网络不再只是系统外设，而是芯片性能模型的一部分。

3.4 3D Folding：真正要改的是芯片几何

这部分是整篇论文里最有“后摩尔味”的地方。

作者抓住了一个老问题：计算资源通常按面积增长，近似可以看成 N²；但 I/O、供电、出入口带宽往往更接近按周长增长，也就是 N。当芯片越做越大，这种失配会越来越严重。

3D Folding 想改写的不是某一根线，而是整张几何关系：

• 把供电从边缘拉到表面
• 把 HBM 从旁边拉到上方或下方
• 把光 I/O 从封装外缘继续往计算核心附近推进

如果说 LogicFolding 还是“把电路折起来”，那 3D Folding 更像“把整套系统资源的空间位置重排一遍”。

它的难点也因此更硬：热、应力、供电完整性、测试、良率、返修，没有一项是轻活。

四、这四条线怎么配合

原文里最容易被忽略的一点是：这四条主线不是并列可选项，而是层层递进的。

可以把它们看成一条链：

1. LogicFolding 先缩短芯片内部关键路径。
2. 3D Folding 再重排内存、供电和 I/O 的空间关系。
3. Hi-ONE 把更长距离的数据搬运交给更合适的物理层。
4. Unified Bus 用更一致的系统语义把前面几层的收益尽量保留下来。

缺其中一环，都可能出现“局部很快，系统不快”的情况。

举个简单例子：

• 只做 LogicFolding，芯片内部关键路径可能短了，但跨芯片通信还是慢。
• 只做 Hi-ONE，远距离传输省电了，但芯片内部和封装内的数据路径依然绕。
• 只做 Unified Bus，协议更顺了，但底层物理带宽和封装几何没跟上，收益也会被吃掉。

这也是为什么我更愿意把 τ 缩放看成“组织不同优化层次的总框架”，而不是某一项英雄技术。

五、Kirin 2026 数据说明了什么，也没说明什么

论文与华为官方材料里，最关键的一组数据都指向 Kirin 2026：

5.1 这些数据真正说明了什么

• 华为至少在移动 SoC 上做出了可披露的硅验证，而不只是论文推演。
• 第一阶段收益主要来自“固定节点下的跨层重排”，不是来自传统意义上的节点跃迁。
• LogicFolding 并非只能服务超大算力芯片，它先在手机 SoC 上落地，说明它瞄准的是更普遍的布线与延迟问题。

5.2 这些数据还不能说明什么

同样重要的是，不要让一组漂亮数字说得比它本身更多。

• 这些数据目前主要来自论文和官方口径，公开第三方独立验证还很有限。
• 它们不能直接推出全工作负载都同比例受益。
• 它们也不能说明成本、良率、热表现已经跨过了量产最难的门槛。
• “等效 1.4 nm 密度”也不等于真正掌握传统意义上的 1.4 nm 制程。

这是读这篇文章最需要保持的克制：可以认真看待它的工程方向，但没必要提前把所有路线图都当成已发生事实。

六、为什么 AI 系统会让这套框架更有吸引力

如果只看手机 SoC，τ 缩放已经有意思；但如果把视角拉到 AI 系统，这套框架就更顺了。

原因很简单：AI 系统最贵的部分，常常不是单个 MAC 运算，而是数据移动。

在大模型训练和推理里，时间花在哪里，往往取决于这几件事：

• 权重和激活值怎么从更远的存储层搬过来
• 多个加速器之间如何同步、路由和交换
• 哪些等待可以和计算重叠，哪些不行
• 协议栈和拓扑本身引入了多少额外尾延迟

这些问题天然就是 τ 语言更容易描述的对象。

所以论文把 Unified Bus、Hi-ONE、3D Folding 放在一起谈，并不突兀。AI 系统恰好是“数据路径长度、协议深度和封装几何同时决定性能”的典型场景。

七、一个 LLM 请求如何沿着 τ 路径流动

与其抽象地谈“全栈优化”，不如沿一条真实任务路径看。

下面以一次典型的大模型推理请求为例：

这张表最想说明的是：同一个请求的总延迟，往往被不同层的时间常数共同决定。

因此，τ 缩放的价值不在于某一项技术把总延迟一次性砍掉，而在于它提醒你别把不同层的等待时间当成彼此无关的事情。

八、路线图该怎么看，哪些表述要小心

华为官方新闻稿给出的公开目标之一，是到 2031 年基于 τ 缩放设计的高端芯片，达到相当于 14 Å（1.4 nm） 工艺的晶体管密度水平。结合论文与二手报道，能大致拼出一条路线：

这里最容易被媒体标题带偏的是“1.4 nm”。

更准确的说法应该是：

• 这是等效密度目标，不是传统制程节点定义。
• 它强调的是通过堆叠、重排和跨层优化达到类似密度级别。
• 它并不意味着华为已经获得或复刻了传统领先代工体系下同等工艺路径的全部能力。

如果把这点说清，很多争论其实会少很多。

九、这条路线真正会影响谁

9.1 芯片设计团队

最直接的变化，是设计重心继续从“单颗芯片最优”转向“多层、多芯粒、多物理介质协同最优”。

对于芯片团队，最现实的动作不是马上追随论文口号，而是先做两件事：

• 把现有产品的时间瓶颈分层拆出来，看真正最贵的是器件、电路、存储、互连还是系统同步。
• 把封装和系统设计更早拉进前端架构阶段，而不是等逻辑设计完成后再去“适配封装”。

9.2 先进封装与设备链

如果行业真的往 τ-first 方向推进，最先变贵的不是营销词，而是那些支撑 3D 集成的硬技术：

• 更细间距的混合键合
• 更严格的对准、平坦化和洁净控制
• 更复杂的多层测试和已知良品管理
• 更强的热-力-电协同设计能力

换句话说，先进封装不再只是后段工艺，而是越来越像体系性能的一部分。

9.3 EDA 和验证工具

这篇论文里一个很容易被低估的暗线，是对 EDA 的要求。

如果未来真要把多层有源逻辑当作一个连续设计实体处理，那么工具链至少要回答这些问题：

• 如何在不同层之间做更细粒度的逻辑分区？
• 如何把布线、热、功耗、时序和封装代价纳入统一成本函数？
• 如何验证多层系统在真实工作负载下的稳定性，而不是只看局部静态时序？

谁能把这些工具补齐，谁才更可能把 τ 缩放从论文带进工程。

十、这套理论的边界在哪里

我对这篇论文最认可的一点，是它抓住了行业问题；我最保留的一点，是它还没跨过所有工程门槛。

最关键的边界有五个：

10.1 τ 是目标，不是答案

把时间作为统一指标很有用，但它不会自动解决良率、成本、供应链和制造成熟度问题。它是一套更好的对账方式，不是绕过工程现实的捷径。

10.2 热是所有 3D 方案的硬边界

只要真正往多层有源逻辑推进，热密度和散热路径就会变成头号问题。很多 3D 方案纸面上成立，最后卡死在热设计上。

10.3 协议统一比单家公司路线更难

Unified Bus 真要成为行业基础设施，需要的不只是内部实现，还要有更广的生态兼容与标准化路径。单家公司的系统内部可以先跑起来，但行业共识要慢得多。

10.4 “等效密度”不能替代“完整工艺能力”

达到接近某一先进节点的密度，并不自动等于你同时拥有该节点在功耗、频率、变异控制、制造规模上的全部能力。

10.5 目前仍以公司口径为主

ChinaXiv 上这篇论文当前状态是“已被会议呈现”，但并非传统意义上的成熟同行评议定稿。它值得认真看，但仍然需要更多公开验证。

十一、如果你是不同角色，该怎么理解它

11.1 对芯片公司

别急着问“要不要全面改路线”，先问“我的时间到底浪费在哪里”。如果最贵的是封装内和跨芯片通信，τ 视角就很有价值；如果产品仍主要受限于单核微架构或软件栈，答案可能没那么快。

11.2 对系统架构师

这篇论文最大的启发，是不要再把片上、封装内、板级和机柜级互连当作互不相干的层。很多尾延迟就是在这些边界里长出来的。

11.3 对研究者

值得做的，不是跟着造新名词，而是补那些真正空缺的模型：跨尺度 τ 建模、多层热-力-电协同、适合 3D 逻辑的自动化布局布线和可验证性工具。

11.4 对普通读者

最应该记住的一句不是“华为发明了新定律”，而是：后摩尔时代，芯片性能竞争越来越像系统工程，而不再只是尺寸工程。

常见问题

τ 缩放是不是在否定摩尔定律？

不是。更准确地说，它是在承认摩尔主线的边际收益下降之后，行业需要一个更适合当前问题的优化视角。

它和 3D 封装到底有什么区别？

3D 封装是一类具体工程手段；τ 缩放是更上层的优化框架。前者回答“怎么堆”，后者回答“为什么这样堆值得”。

Kirin 2026 的数据能直接当成定论吗？

不能直接当成行业定论，但也不该轻易忽视。它们至少说明这条路线有了公开可谈的产品验证点，只是还需要更多独立证据。

Unified Bus 会不会取代 UCIe、CXL、NVLink？

短期看不会。更现实的判断是，它表达了一种系统设计方向：减少层层翻译和地址空间割裂，让更多互连具备统一内存语义。至于最终落在哪些标准组合上，还要看生态演进。

自测题

• 如果一项新封装方案把布线长度缩短了，但带来了更高的热阻和更差的良率，它在 τ 框架里该怎么评估？
• 为什么说 AI 系统比传统移动 SoC 更能体现 τ 缩放的吸引力？
• “等效 1.4 nm 密度”为什么不能直接翻译成“拥有 1.4 nm 制程能力”？

结语

我更愿意把 τ 缩放看成一篇有方向感的工程宣言，而不是已经完成验证的新圣经。

它真正有价值的地方，是把一个很多团队已经在做、却没有被统一表达的问题说透了：当计算系统越来越受布线、存储、封装和互连约束时，继续只用“纳米”讲进步，已经不够了。

接下来这条路线能不能站住，不取决于一句口号会不会流行，而取决于几个很硬的问题有没有答案：LogicFolding 的量产良率能不能继续爬坡，Unified Bus 能不能走出封闭体系，近封装光 I/O 能不能把成本和可靠性压到可用区间，多层系统的 EDA 和测试工具能不能跟上。

如果这些问题里有一半被逐步解开，那么 τ 缩放至少会留下一个长期影响：半导体产业对“进步”的定义，会进一步从单点制程突破转向跨层系统协同。

参考资料

1. Tingbo He, A Time Scaling Theory for Multi-Layer Electronic Systems，ChinaXiv
2. Huawei, HUAWEI Presents the Tau (τ) Scaling Law, Enabling Breakthroughs in Transistor Density and System Performance
3. Dennard, R. H., et al. Design of ion-implanted MOSFET’s with very small physical dimensions. IEEE JSSC, 1974.
4. Applied Materials, Hybrid Bonding
5. Semiconductor Engineering, Making Hybrid Bonding Better
6. Debendra Das Sharma et al., An Introduction to the Compute Express Link (CXL) Interconnect